Kapitel 6 Schaltwerke

Prof. Dr. Dirk W. Hoffmann Hochschule Karlsruhe w University of Applied Sciences w Fakultät für Informatik

Das D-Flipflop d

q

1D C1

q

clk

clk 0/1/↓

↑ ↑

d 0

q‘ q 0

1

1

§ Bei einer positiven Taktflanke (clk) … § … wird das Signal d in den internen Zustandsspeicher (q) übernommen

Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

6. 2

Takt § Interner Zustand eines Schaltelements § Schaltelemente sind zu jedem Zeitpunkt in einem bestimmten Zustand § Zustandsänderungen werden über den Takt gesteuert

§ Pegelsteuerung § Zustandsänderung während eine 1 auf der Taktleitung anliegt

§ Flankensteuerung § Zustandsänderung bei positiver und/oder negativer Taktflanke

Takt=1

Takt=0

positive
 Taktflanke

1 0

negative
 Taktflanke

t Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

6. 3

Das D-Flipflop d

q

1D C1

q

clk

clk d q 1/0 0/0

0

1

1/1

0/1 Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

6. 4

Das D-Flipflop d

q

1D C1

q

clk

clk d q 1/0 0/0

0

1

1/1

0/1 Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

6. 5

Das D-Flipflop d

q

1D C1

q

clk

clk d q 1/0 0/0

0

1

1/1

0/1 Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

6. 6

Das D-Flipflop d

q

1D C1

q

clk

clk d q 1/0 0/0

0

1

1/1

0/1 Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

6. 7

Das D-Flipflop d

q

1D C1

q

clk

clk d q 1/0 0/0

0

1

1/1

0/1 Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

6. 8

Das D-Flipflop d

q

1D C1

q

clk

clk d q 1/0 0/0

0

1

1/1

0/1 Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

6. 9

Was verbirgt sich hinter dieser Schaltung?

&

&

&

≥1 d0

d1

1D C1

&

&

&

&

&

≥1 d2

1D C1

&

≥1 d3

1D C1

1D C1

clk q0

q1

q2

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q3

6. 10

Das T-Flipflop t clk

q

1T C1

q

clk 0/1/↓

↑ ↑

t 0

q‘ q q

1

¬q

§ Bei einer positiven Taktflanke (clk) … § … wird bei t = 0 der Zustand q beibehalten. § … wird bei t = 1 der Zustand q invertiert.

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6. 11

Was verbirgt sich hinter dieser Schaltung?

1

1 1T

Clk

1 1T

C1

1T C1

q0

1 1T C1

q1

C1

q2

Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

q3

6. 12

Analyse § Synchroner Zähler Ý Schnelle Implementierung durch zweistufiges Netz Ý Alle Flipflops schalten zur gleichen Zeit Þ Hohe Hardware-Kosten Anzahl Gatter steigt quadratisch mit der Anzahl Bits an

§ Asynchroner Zähler Ý Geringe Hardware-Kosten Anzahl Gatter steigt linear mit der Bitbreite an Þ Laufzeit steigt linear mit der Bitbreite an Þ Flipflops schalten zu unterschiedlichen Zeiten

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6. 13

Schaltwerke – Allgemeines Schema Moore-Automat

Mealy-Automat

§ Zustandsautomat

§ Übergangsautomat

§ Ausgabe hängt ausschließlich vom aktuellen Zustand ab


Ausgabefunktion

xt

n Zustand Speicherelemente

Übergangsfunktion

m

§ Ausgabe hängt vom aktuellen Zustand und der aktuellen Eingabe ab Ausgabefunktion

yt

xt

k

n

Übergangsfunktion

Zustand

m

yt

k

Speicherelemente

Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

6. 14

§ Flipflops

d clk

1D C1

q

d clk

1D C1

q

q

q

Schaltet bei einer positiven Taktflanke

Schaltet bei einer negativen Taktflanke

§ Latches

d clk

1D C1

q

d clk

1D C1

q

q

q

Schaltet während der positiven Taktphase

Schaltet während der negativen Taktphase

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6. 15

Verschiedene Varianten des D-Elements § Flipflops

8.1 Digitale Speicherelemente

d clk

1D C1 d 1D clk

q

d clk

q

C1

q

1D C1 d 1D clk

q

q q

C1

q

d clk

q

1D C1

clk

d

qt+1

clk

d

qt+1

clk

d

0/1/#

-

qt

0/1/"

-

qt

0/1

-

" "

0

0

0

0

1

1

1

"/# "/#

0

1

# #

clk

clk

clk

d

d

d

q

q

q

Abbildung 8.18: Schaltsymbole und Schaltverhalten der verschiedenen D-Flipflops Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

6. 16

1

Kurve des synchronen Latches für alle Zeitpunkte mi mente. inUm der diesen nächste 0 1 1 Vermeiden keit der Be Kurve sdes1S asynchronen übereinstimmt. Währ 1D Kombination q dtLatches q 1 Das- ebenfalls q Speichern insind Abbildung 8.9 dargestellte Zeitdiag clk C1 clk C1 Ausgänge standsgeste mieren wir di negativen Taktphase die des synchron Verschiedene Varianten des D-Elements Schaltverhalten nochmals auf Weise. rdas 1R q q grafische bildung 8.1 dung 8.13 ge gegen eingefroren undqt+1 etwaige Zustandswechsel finde d 1D q clk auf das d Zeitdiagramm Blick des asynchronen RS-Lat D-Latch durc RS- und D das Taktsignal wieder den Wert 1 erreicht. clk C1 Kurve des synchronen Latches für alle Zeitpunkte m § Latches 0 0 0 Übernehmen verwandeln. n Schaltverhalten stücken un n Schaltsymbol q Kurve des18.10 asynchronen Latches übereinstimmt. Wäh Wie Abbildung zeigt, können wir einNegationsk synchron 0 1 Übernehmen Taktphase sind die Ausgänge des synchro der vorgest clknegativen r einem s asynchronen qt+1 1D daus qSpeichern d 1D q einfach RS-LatchInaufbauen. 1 qt eingefroren etwaige Zustandswechsel find t während der 0 gegen 0Schaltungseingänge 0 qund Speichern q die beiden r und s zunächst dur clk C1 clk C1 d 1D das Taktsignal wieder den Wert 1 erreicht. Taktsignals k n Schaltverhalten clk C1 0 0 die1als zweites 1 Setzen 8.1.3 UND-Gatter, Eingangssignal den TaktT q qq n Zeitdiagramm ment konstru 0 die Rücksetzen 8.10 zeigt, können wir transparent ein synchro men. 0IstWie clk1Abbildung = 1,0 so sind UND-Gatter Um diesen Un clk d qt+1 asynchronen RS-Latch aufbauen 0 einfach 1 aus 1 einem-sich Vermeiden ierte Schaltung verhält exakt wie ihr asynchrone Vergleichen keit der Besch t clk Schaltet während t der der 0 -Schaltet q während Speichern Schaltungseingänge r und s zunächst du 1 die beiden q Speichern clk = 0,negativen so werdenTaktphase die Ausgänge beider UND-Gatter a standsgesteue oderden D-Lat n positiven Schaltverhalten UND-Gatter, die als zweites Eingangssignal Tak 1 0 0 Taktphase Übernehmen s bildung 8.14kT so dass das Ist RS-Element über dieUND-Gatter gesamte negative wechseln t+1 t+1 men. clk = 1, so sind die transparen clk d q clk 1 d Übernehmen q 1 1 RSund D-L den aktuellen Zustandverhält speichert. Zustandsste ierte Schaltung sich exakt wie ihr asynchron r 0 0 0 Übernehmen stücken unter 0 qt Speichern clk = 0, so werden die Ausgänge beider chronisatio UND-Gatter 0 1 1 Übernehmen Negationskre 1 0 0 Übernehmen n Zeitdiagramm Zustandswe so dass das RS-Element über die gesamte negative t q 1 q Speichern 1 1 1 Übernehmen Zeitpunkte den aktuellen Zustand speichert. Synchrones D-Latch Schaltsymbol

n

clk

n

Zeitdiagramm

n Zeitdiagramm clk

8.1.3 Tak Genau dies

Neben Synchrones dem synchronen RS-Latch wird in te, derdie Praxis eine D-Latch dclk(Delay-Latch) eingesetzt. Hierbei handelt Vergleichen Latch es sichw vall, sonder clk oder D-Latch taktzustandsgesteuertes Speicherelement, das im Geg Zeitpunkten q q s Neben dem synchronen RS-Latch wirdwechseln in der Praxi kön d Latch neben dem Takteingang clk nur einen einzigen Latch (Delay-Latch) eingesetzt. Hierbei handelt es sic Zustandssteue r taktzustandsgesteuertes besitzt. Abbildung 8.11 fasst Speicherelement, das Schaltsymbol dasund im Sc G Abbildung 8.14: Schaltsymbol und Zeit- chronisation, q Abbildung 8.11: Schaltsymbol Schalt- Karlsruhe D-Latches zusammen. Wie die Wahrheitstabelle und d Latch neben Takteingang clk nurZustandswech einen verhalten der negativ zustandsgesteuerten 6. 17 einzige Technische Informatikund I • Hochschule • Prof. Dr. Dirk W. dem Hoffmann q besitzt. Abbildung 8.11 fasst das Schaltsymbol und S verhalten des synchronen D-Latches demonstrieren, ist die Funktionalität des D-Elements w Latch-Elemente Zeitpunkte zu d

Verschiedene Varianten des RS-Elements § Flipflops

s clk r

s clk r

q

1S C1

q

1R

Schaltet bei einer positiven Taktflanke

q

1S C1

q

1R

Schaltet bei einer negativen Taktflanke

§ Latches

s

1S

q

r

1R

q

Schaltet zu einem beliebigen Zeitpunkt

s clk r

1S C1 1R

q q

Schaltet während der positiven Taktphase

s clk r

1S C1 1R

q q

Schaltet während der negativen Taktphase

Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

6. 18

Verschiedene Varianten des RS-Elements § Flipflops

276

8

s clk r

q

s clk r

q

1S s 1S C1 clk C1 1R r 1R

q q

q

1S s 1S C1 clk C1 1R r 1R

q q

s clk r

q

q

1S C1

q

1R

clk

s

r

qt+1

clk

s

r

qt+1

clk

s

r

0/1/#

-

-

0/1/"

-

-

-

-

0

0

0

0

0

1

0

0

1

0

0

1

1

0

1

1

0

1

1

0

1

1

-

1

1

-

"/# "/# "/# "/#

0

0

# # # #

qt qt

0/1

" " " "

qt qt

1

1

clk

clk

clk

s

s

s

r

r

r

q

q

q

Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

Abbildung 8.16: Schaltsymbole und Schaltverhalten der verschiedenen RS-Flipflops

6. 19

1R r q clk r sC1 qt+1 q und 1 1 0 11 00 Vermeiden Rücksetzen clk clk C1 In der Ein1R r q ndsgesteuerte Speicherelemente währenq 0 0r 01R qt qSpeichern und es 1 1 1 0 Vermeiden delt 1 1 Vermeiden dsgesteuerte Speicherelemente Taktsig 0 0 1 1 Setzen elt 1 1 Vermeiden iches zu 1 ment k h zubesitzt die Eigenschaft, dass eine Zustands- n Schaltverhalten 0 1 0 0 Rücksetzen tch r aktu- n Reduzierte Darstellung Um die n 1 Schaltverhalten n Schaltverhalten aktut+1 0 1 Vermeiden n Reduzierte Darstellung bigen Zeit erfolgen kann. Konkret bedeutet dies clk r s q hzweite besitzt die Eigenschaft, dass eine Zustandskeit de t weite 1 q Speichern der Ausgang q im selben Moment den Wert 1 t t+1 standsg -clk - r q s Speichern gen Zeit erfolgen kann. Konkret bedeutet dies0 clk r s qt+1 qt+1 mit rs imim r qst+1 nit Eingängen die Kombination r = 0, sq = 1 angebildung 1 0 0 qt Speichern der Ausgang q im selben Moment den Wert 1 t t ungsrungsd 0 qt+10 0 qt Speichern Weise bewirkt das0Anlegen s q= 0 einen 0 qt Speichern clk 00 von0qr = 1,Speichern Speichern RS- un 1 0 1 1 Setzen denden q die Eingängen Kombination r = 0, s = 1 anget Ausgangs auf 0den Wert 0. in 00 0 1 Übernehmen Setzen 1 Setzen stücken q Speichern 00 01 11 1 Setzen 1 11 0 0 0 0 Rücksetzen ise bewirkt das1 Anlegen von 1, s = 0 einen 00 11 1 0 Übernehmen 0 0 r= Rücksetzen Negati 0 Rücksetze 1 Setzen 1 11 1 0 - 1 Vermeiden nd Zustandsänderungen 1 bei synchronen 0 0 SchalRücksetzen t usgangs q auf1den Wert 0.1 q Speichern 1 Vermeiden und sganz bestimmter 0 1 1 Vermeide alb Zeitintervalle oder zu fest 1 1 0 0 Rücksetzen 1 1 Vermeiden raubt. und s möglich. Die Synchronisierung wird durch das n Zeitdiagramm 1 qt Speichern 8.1.3 1 1 1 Vermeiden doforZustandsänderungen bei synchronen Schalrlaubt. n Zeitdiagramm n Zeitdiagramm as alle synchronen Speicherelemente an einem bsoforganz bestimmter Zeitintervalle oder zu fest oger n Zeitdiagramm ntgegennehmen. Das Taktsignal selbst entspricht clk d qt+1 Vergle tigen clk möglich. wird clk aloger sDie Synchronisierung hteckschwingung, wie sie in Abbildung 8.8durch dar- das n Zeitdiagramm oder D mmt 0 0 0 Übernehm alle fsynchronen Speicherelemente an einems quenz wie viele 1-Phasen das Taktclk definiert, s ortigen s wechse rrt in Diermeisten Schaltwerke arbeiten mit eieugt. gegennehmen. Das Taktsignal selbst entspricht 0 1 1 Übernehm kommt Zustan ation al, das alle synchronen Speicherelemente ger clk t eckschwingung, wie sie in Abbildung 8.8 dar-r 1 q Speichern chronis q r arrt inGrund ation diesem sprechen wir landläufig auch von Zustan definiert, wie viele 1-Phasen das Takteenz wirfclk nation q s tung. Dass diese Einschränkung nicht selbstverq qmeisten Schaltwerke arbeiten mit eiZeitpu ugt. Die von q ne Reihe Hardware-Architekturen, in nation § moderner Latches n Zeitdiagramm das Speicherelemente n,rden verschiedene Zonen unterteilt ist, die jede für ger Genau Wie wiralle synchronen clk Abbildung 8.9: Schaltsymbol und Schaltsesem Taktsignal unterschiedlicher Frequenz betriewir landläufig auch von q sprechen te, die Abbildung 8.2: Schaltsymbol und Schaltig vonGrund clk d verhalten des synchronen RS-Latches vall, so verhalten asynchronen RS-Latches 1S 1S ng. Dass diese Einschränkung nicht s des q selbstver- s q 1S q s q dsvawerden Zeitpu s q Reihe moderner Hardware-Architekturen, in chnet

Verschiedene Varianten des RS-Elements

clk

C1

clk

C1

Abbildung 8.2: Schaltsymbol undfür SchaltSpeiverschiedene Zonen unterteilt ist, die jede 1R 8.9: Schaltsymbol 1RSchaltsymbol undq Zeitr 1R qRS-Latches r q undAbbildung r r 8.14: gnaverhalten des asynchronen SchaltTaktsignal unterschiedlicher Frequenz betrie- Abbildung ndsvaverhalten der negativ zustandsgesteuerten le qt verhalten des synchronen RS-Latches

eichnet s Speissignat

Latch-Elemente

q

Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

clk

6. 20

278

T-Flipflops

t clk

q

1T

t clk

C1

q

1T

t clk

C1

q

q

clk

t

qt+1

clk

t

qt+1

clk

0/1/#

-

0/1/"

-

0

# #

0

qt qt ¬qt

0/1

" "

qt qt ¬qt

1

1

"/# "/#

clk

clk

clk

t

t

t

q

q

q

Technische Informatik I •und Hochschule Karlsruhe • Prof. Dr. verschiedenen Dirk W. Hoffmann T-Flipflops Abbildung 8.21: Schaltsymbole Schaltverhalten der

6. 21

8.1 Digitale Speicherelemente

JK-Flipflops j clk k

j clk k

q

1J C1

q

1K

q

1J

j clk k

C1

q

1K

1J C1 1K

clk

j

k

qt+1

clk

j

k

qt+1

clk

j

0/1/#

-

-

0/1/"

-

-

-

0

0

0

0

1

0

0

1

0

1

0

1

1

0

1

1

1

¬qt

1

1

¬qt

"/# "/# "/# "/#

0

0

# # # #

qt qt

0/1

" " " "

qt qt

clk

clk

clk

j

j

j

k

k

k

q

q

q

Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

Abbildung 8.24: Schaltsymbole und Schaltverhalten der verschiedenen JK-Flipflops

0 1 1

6. 22

Zusammenfassung: Speicherelemente Speicher-
 elemente

synchron (getaktet)

asynchron (nicht getaktet) Async. RS-Latch

taktzustandsgesteuert

taktflankengesteuert

während der positiven Phase

während der negativen Phase

zur positiven Flanke

zur negativen Flanke

RS/D-Latch

RS/D-Latch

RS/D/T/JK-Flipflop

RS/D/T/JK-Flipflop

Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann

6. 23

280

8 Schaltwerke

Zusammenfassung: Schaltsymbole RS-Element

D-Element

s

1S

q

r

1R

q

Synchron, positiv taktzustandsgesteuert

s clk r

1S C1 1R

q

Synchron, negativ taktzustandsgesteuert

s clk r

1S C1 1R

q

Synchron, positiv taktflankengesteuert

s clk r

1S

q

Synchron, negativ taktflankengesteuert

s clk r

1R

q

s

1S

q

Asynchron

d clk

1D C1

q

1R

q

1S

q C1

JK-Element

q q

d clk

1D C1

q

C1

T-Element

q q

d clk

1D C1

q

t clk

q

1T C1

q

q

d clk

1D C1

q

t clk

q

d

1D

q

t

q

1T

j clk k

1R

q

q

C1 1K

q

1J

q

q

j clk k

1K

q

q

j

1J

q

C1

1T Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann Synchron, clk clk clk C1 C1 clk C1 zweiflankengesteuert

r

q

1J

q

k

C1

C1 1K

q

6. 24