UNNOBA – ARQUITECTURA DE COMPUTADORAS II Conceptos basicos de logica digital Arquitectura de Computadoras Funciones Estructura Componentes ⌧Registros ⌧ALU ⌧Unidad de Control Memorias Buses Entrada/Salida
ARQUITECTURA Arquitectura son aquellos atributos visibles al programador Set de instrucciones, numero de bits usados para representacion de datos, mecanismos de E/S, tecnicas de direccionamiento, etc.
Organizacion es como se implementan estos atributos Señales de control, Interfaces, Tecnologias de memoria
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Funciones
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Vista Funcional
Las funciones de una computadora son: Proceso de Datos Almacenamiento de datos Movimiento de datos Control
Almacenamiento De datos
Equipo De mov. De datos
Mecanismo De control
Proceso De datos UNNOBA - ARQUITECTURA DE COMPUTADORAS II
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Operaciones
Operacion
Movimiento de datos
Almacenamiento
e.j. Teclado a pantalla
Equipo De mov. De datos
Almacenamiento De datos
e.j. Bajar de Internet a disco
Equipo De mov. De datos
Mecanismo De control
Mecanismo De control
Proceso De datos
Proceso De datos
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Operacion
Operacion
Proceso de o hacia almacenamiento e.j. Poniendo al dia mov. bancario
Equipo De mov. De datos
Almacenamiento De datos
Procesando desde almacenamiento a E/S Almacenamiento De datos
e.j. Imprimiendo el estado bancario
Equipo De mov. De datos
Mecanismo De control
Mecanismo De control
Proceso De datos UNNOBA - ARQUITECTURA DE COMPUTADORAS II
Almacenamiento De datos
Proceso De datos UNNOBA - ARQUITECTURA DE COMPUTADORAS II
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EL MODELO Von Neumann
EL MODELO Von Neumann
• El modelo Von Neumann tiene 5 componentes basicos: (1) Unidad de entrada (2) Unidad de salida
(3) Unidad Aritmetica Logica (4) Unidad de Memoria (5) Unidad de Control
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El modelo con BUS
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BUS
Es un refinamiento del modelo Von Neuman La comunicación entre componentes se maneja por un camino compartido llamado BUS, el cual esta compuesto por Bus de datos Bus de direcciones Bus de control
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Estructura Perifericos
Computadora Memoria principal
CPU Computer
BUS
E/S Lineas de comunicacion UNNOBA - ARQUITECTURA DE COMPUTADORAS II
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Estructura - CPU
Estructura – Unidad de Control Unidad de Control
CPU Computer
Registros
E/S BUS Memoria
CPU
CPU ALU
Con.
Conecciones Internas CPU
Secuencias logicas
ALU
Registers
Unidad De Control
Unidad de control Registros y Decodificadores
Unidad de control UNNOBA - ARQUITECTURA DE COMPUTADORAS II
Control De la memoria UNNOBA - ARQUITECTURA DE COMPUTADORAS II
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Procesador
Ley de Moore El numero de transistores por chip se duplica cada año El costo del chip permanece sin cambios CADA 18 MESES SE DUPLICA LA POTENCIA DE CALCULO SIN MODIFICAR EL COSTO
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Crecimiento CPU/Transistores
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Performance Se incrementa la velocidad del procesador Se incrementa la capacidad de la memoria La velocidad de la memoria corre siempre por detras de la velocidad del procesador
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Caracteristicas del Procesador y la Dram
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Soluciones
Tendencias en el uso de la Dram
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¿Que es un programa?
Incrementar el numero de bits que se manejan simultáneamente Cambiar las interfaces de las Dram Cache
Reducir la frecuencia con que se debe acceder a la memoria principal
Una secuencia de pasos Para cada paso se realiza una operacion logica o matematica Para cada operacion se necesita un set de señales de control diferentes
Cache mas complejas y cache en el chip
Incrementar el ancho de banda en la interconeccion Buses de alta velocidad Buses de diferente jerarquia según el uso UNNOBA - ARQUITECTURA DE COMPUTADORAS II
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FUNCION DE LA UNIDAD DE CONTROL Lenguaje de maquina: Lenguaje que puede entender el hardware. Utiliza palabras binarias Lenguaje ensamblador (o simbolico): Funcionalmente equivalente al lenguaje de maquina pero que utiliza nombres mas intuitivos (More, Add, Jump) Add r0, r1, r2 → 0110 1011 1010 1101 ENSAMBLADOR
MAQUINA
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Para cada operación se provee un codigo unico e. J. ADD, MOVE
Un segmento de hardware acepta ese codigo y genera las señales de control necesarias
YA TENEMOS UNA COMPUTADORA UNNOBA - ARQUITECTURA DE COMPUTADORAS II
Componentes La UNIDAD DE CONTROL y la UNIDAD ARITMETICA Y LOGICA constituyen la UNIDAD CENTRAL DE PROCESO Las INSTRUCCIONES y los DATOS necesitan ingresar al sistema y poder entregar sus resultados e.j. ENTRADA/SALIDA
Se requiere un almacenamiento temporario de los codigos y sus resultados Memoria principal UNNOBA - ARQUITECTURA DE COMPUTADORAS II
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CICLO DE INSTRUCCION Dos pasos Extraer Ejecutar Ciclo de extracción
COMIENZO
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Diagrama de estado del ciclo de instruccion
EXTRAER PROXIMA INSTRUCCION
Ciclo de ejecución
EJECUTAR LA PROXIMA INSTRUCCION
FINALIZAR
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Ciclo de Extraccion El Contador de Programa (PC) carga la dirección de la próxima instrucción a extraer El procesador extrae la instrucción desde la locución de memoria apuntada desde el PC Incrementa el PC A no ser que exista otra instrucción
La instrucción se carga en el Registro de Instrucciones (IR) El procesador interpreta las instrucciones y ejecuta las acciones requeridas UNNOBA - ARQUITECTURA DE COMPUTADORAS II
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Ciclo de ejecucion Procesador – Memoria Los datos se transfieren entre la CPU y la memoria principal
Procesador – E/S Los datos se transfieren entre la CPU y los módulos de E/S.
Proceso de datos Operaciones logicas o aritmeticas sobre los datos
Control Alteracion de la secuencia de operaciones e.j. Saltos (jump)
Combinacion de los anteriores pasos UNNOBA - ARQUITECTURA DE COMPUTADORAS II
Sección de datos
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SIEMPRE 0
REGISTROS DE DATOS ACCESIBLES POR EL USUARIO %r0-%r31
PROGRAM COUNTER: APUNTA A LA DIRECCION A SER LEIDA EN LA MEMORIA PRINCIPAL
SELECCIONAN LOS REGISTROS A LEER O ESCRIBIR
REGISTROS TEMPORARIOS NO ACCESIBLES POR EL MICROPROGRAMADOR
INSTRUCCIÓN EN EJECUCION UNNOBA - ARQUITECTURA DE COMPUTADORAS II
CC UNNOBA - ARQUITECTURA DE COMPUTADORAS II
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CLOCK Y SELECCIÓN DEL DECODIFICADOR C. SOLO CAMBIA CUANDO LA SECCION DE CONTROL LO DETERMINA
REGISTRO %r1
Diagrama logico de la ALU
32 BITS DE ENTRADA
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SALIDAS PARA LA UNIDAD DE CONTROL DEL REGISTRO %ir AL MUX C SI CMUX:1
Seccion de Control Pueden ser mediante SOFTWARE (FIRMWARE) o CABLEADA
SOFTWARE AL MUX A SI AMUX:1 AL MUX B SI BMUX:1 AL MUX DE DIRECCIONES DE MEMORIA DE CONTROL UNNOBA - ARQUITECTURA CUANDO COND:111 (DECODE) DE
COMPUTADORAS II
El corazon es una memoria ROM de 2048 palabras de 41 bits Cada palabra es una MICROINSTRUCCION
LOGICA DE SALTOS DE CONTROL
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Seccion de control
REGISTRO QUE DEBE COLOCARSE EN EL BUS A ORIGEN DE DATOS PARA EL DECODIFICADOR A REGISTRO QUE DEBE COLOCARSE EN EL BUS B ORIGEN DE DATOS PARA EL DECODIFICADOR B DIRECCION DEL REGISTRO DONDE SE ALMACENARAN LOS DATOS DEL BUS C ORIGEN DE DATOS PARA EL DECODIFICADOR C LEER O ESCRIBIR EN MEMORIA 11 BITS MENOS SIGNIFICATIVOS DEL FORMATO DE LAS MICROPALABRAS
SALTO CONDICIONAL
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HDL HARDWARE DESCRIPTION LANGUAJE
CABLEADA SECUENCIA DE HDL PARA UN CONTADOR DE MODULO 4. El contador produce la secuencia de salida 00,01,10,11 y se repite en tanto la linea de entrada valga cero (X)
Sentencias
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DISEÑO LOGICO DEL CONTADOR MODULO 4 DESCRIPTO EN HDL SECCION DE DATOS: Relacionada con la generacion de las SALIDAS y el cambio de los valores de cualquier elemento de memoria
SECCION DE CONTROL: Maneja la forma de realizar las transiciones entre una senetencia y otra
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Registros visibles por el usuario Uso general
Pueden ser asignados por el programador. Pueden ser utilizados para direccionamiento o contener el operando para cualquier código de operación
De datos
Solo contienen datos y no se pueden emplear para el calculo de direcciones
De direccion
Pueden ser de uso general o dedicados a un modo de direccionamiento. ⌧Punteros de segmentos ⌧Registros indice ⌧Punteros de pila
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Organización del procesador Captar instrucción: La CPU lee una instrucción de memoria Captar datos: La ejecucion de una instrucción puede exigir leer datos de la memoria o de un modulo de E/S Procesar datos: La ejecucion puede exigir llevar a cabo alguna operación aritmetica o logica Escribir datos: Los resultados pueden exigir escribir datos en la memoria o en un modulo de E/S UNNOBA - ARQUITECTURA DE COMPUTADORAS II
Registros de control y estado Se emplean para controlar el funcionamiento de la CPU
Contador de programa (PC) Contiene la dirección de la instrucción a captar
Registro de instrucción (IR) Contiene la ultima dirección captada
Registro de dirección de memoria (MAR) Contiene la dirección de una posición de memoria
Registro intermedio de memoria (MBR) Contiene la palabra de datos a escribir en memoria, o la palabra leída mas recientemente UNNOBA - ARQUITECTURA DE COMPUTADORAS II
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Ciclo de instrucción
Uso de los registros
Incluye los siguientes subciclos
La instrucción captada se carga en el IR donde se analizan el codigo de operación y los campos del operando Se intercambian los datos en memoria por intermedio del MAR y el MBR El MAR se conecta directamente al bus de direcciones El MBR se conecta directamente al bus de datos UNNOBA - ARQUITECTURA DE COMPUTADORAS II
Ciclo de captación
Captación: Llevar la siguiente instrucción de la memoria a la CPU Ejecución: Interpretar el código y llevar a cabo la operación indicada Interrupción: Si esta habilitada, salvar el proceso actual y atender la interrupción. Finalizada esta volver al proceso
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Ciclo de ejecución
Ciclo de interrupción
Ejemplo de la ejecucion de un programa
Interrupciones inhabilitadas
COMIENZO
CAPTAR SIGUIENTE INSTRUCCION
EJECUTAR INSTRUCCION
COMPROBAR INTERRUPCIONES PROCESAR INTERRUPCIONES Interrupciones habilitadas
PARADA
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Diagrama de estado del ciclo de instruccion
Modulos de la computadora
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Memorias
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Memorias Unidades de transferencia Interna
Localizacion Cpu Interna Externa
Usualmente gobernada por el tamaño del bus de datos
Externa
Capacidad Tamaño de palabra Numero de bytes
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Usualmente por bloques mucho mayores que un carácter
Unidad de direccion Menor locacion que puede ser univocamente asignada UNNOBA - ARQUITECTURA DE COMPUTADORAS II
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Memorias METODOS DE ACCESO Secuencial Comienza por el principio y lee enorden El tiempo de acceso dependen de la locacion a leer y la previa e.j. Cinta magnetica Directa Acceso saltando a las cercanias y haciendo una busqueda secuencial El tiempo de acceso dependen de la locacion a leer y la previa e.j. Disco Aleatoria Se identifican las locaciones individuales con exactitud El tiempo de acceso es independiente de la locacion a leer y la previa e.j. RAM Asociativa Los datos se localizan por comparacion con el contenido de una parte de lo almacenado El tiempo de acceso es independiente de la locacion previamente accesada e.j. Cache UNNOBA - ARQUITECTURA DE COMPUTADORAS II
Memorias - Jerarquias
Incrementa la performance y los costos
Memorias - Jerarquias Registros En la CPU
Interna o memoria principal Puede incluir uno o mas niveles de cache RAM
Externa Almacenamiento de soporte
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Memorias - Performance Tiempo de acceso Tiempo entre que se presenta la direccion y se obtiene el dato valido
Tiempo del ciclo de memoria Tiempo que le toma a la memoria recuperarse antes del proximo acceso El tiempo del ciclo es de acceso + recuperacion
Tasa de transferencia Tasa a la que se pueden mover los datos UNNOBA - ARQUITECTURA DE COMPUTADORAS II
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Tipos de memorias Semiconductor RAM ROM
Magnetica
PROPIEDADES DE LAS DISTINTAS JERARQUIAS DE MEMORIA TIPO DE MEMORIA
TIEMPO DE ACCESO
COSTO POR MBYTE
TAMAÑO TIPICO UTILIZADO
COSTO APROXIMADO
REGISTROS
1 ns
ALTO
1 Kb
-
CACHE
5 – 20 ns
100
1 Mb
100
MEMORIA PRINCIPAL
60 – 80 ns
1.10
64 Mb
70
DISCOS
10 ms
0.05
4 Gb
200
Discos y cintas
Opticas CD y DVD
Otras Burbuja Flash UNNOBA - ARQUITECTURA DE COMPUTADORAS II
Cache
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CPU con o sin cache
Pequeña cantidad de memoria muy rapida Colocada entre la memoria principal y la CPU Habitualmente colocada dentro del chip del CPU FUNCIONAMIENTO CPU requiere el contenido de una locacion de memoria Verifica la existencia de este dato en el Cache Si esta presente, la carga desde alli (rapidez) Si no esta presente, la lee desde la memoria principal y la carga en el cache La envia desde alli a la CPU En el Cache se incluyen tags para identificar el bloque de la memoria principal desde donde fue tomado el dato UNNOBA - ARQUITECTURA DE COMPUTADORAS II
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Organización tipica de un cache
Sistema de memoria INTEL
Processor
UNNOBA - ARQUITECTURA DE COMPUTADORAS II Figure 4.16 Typical Cache Organization
Operación de lectura del cache
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Memorias
Receive address RA from CPU
Is block containing RA in cache?
Access main memory for block containing RA
e cache main y block
Fetch RA word and deliver to CPU
Load main memory block into cache slot
Deliver RA word to CPU
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Figure 4.15 Cache Read Operation
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RAM – Memoria de acceso aleatorio
Diagrama funcional de una celda RAM
DINAMICA Bits almacenados como cargas en capacitores Necesitan refresco permanente Muy simples Pequeñas Baratas Lentas Uso: MEMORIA PRINCIPAL
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RAM – Memoria de acceso aleatorio
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Modulo de memoria Single-in-line SIMM Utilizado en las 486, trabajaban de a pares. Sustituidos por los DIMM
ESTATICAS Los bits se almacenan como si fueran en llaves si/no No requieren refresco Construccion mas compleja De mayor tamaño Mas caras Mas rapidas Uso: CACHE
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RAM
RAM DIMM Dual In Line Memory Modules Tienen los contactos de cada cara de la plaqueta separados NOMBRE
CONTACTOS
SO DIMM SO DIMM SO DIMM
SMALL OUTLINE SMALL OUTLINE SMALL OUTLINE
SDRAM
SYNCHONOUS DINAMIC RANDOM ACCES MEMORY
168
64, 128, 256 y 512
DDR SDRAM
DOUBLE DATA RATE
184
Hasta 1 GB
240
Hasta 2x2 GB
DDR2 SDRAM
72 144 200
CAPACIDAD (MB) Hasta 512 Hasta 1 GB Hasta 1GB
CLOCK (MHz)
Obs. Se usan en Laptops
Se conecta al clock del sistema. Lee o 66 a 133 escribe a un ciclo de reloj por acceso Transmiten por dos canales distintos 200 a 400 simultáneamente en el mismo ciclo de reloj Transmiten por 400 a cuatro canales 1200 simultáneamente
(486)
DIMM
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SO DIMM
(XT y AT)
SIMM
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DDR2
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ROM – Memoria de solo lectura
ROM NOMBRE PROM
PROGRAMABLE READ ONLY MEMORY
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EPROM
ERASABLE PROGRAMABLE READ ONLY MEMORY
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Almacenamiento permanente Microprogramables Subrutinas BIOS Tablas de funcion
CONTACTOS
EAROM
EEPROM
FLASH
ELECTRICALLY ALTERABLE READ ONLY MEMORY ELECTRICALLY ERASABLE PROGRAMABLE READ ONLY MEMORY Pen drive PC card etc
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ROM
CAPACIDAD (MB)
Hasta 8
MUY BAJA
HASTA 32 GB
CLOCK (MHz)
Obs.
Los datos almacenados no se pueden modificar Los datos almacenados se pueden borrar mediante una luz ultravioleta ESCRITURA 1 W: 0,001 mseg R: 1 LECTURA 1 µseg
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Pueden borrarse y reprogramarse entre 100.000 y 1.000.000 de veces EEPROM EVOLUCIONADA
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EPROM
PROM
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Memorias externas
MEMORIA FLASH
EEPROM – FLASH Discos magneticos Discos opticos CD CD-WR DVD
Cintas magneticas
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Cinta magnetica Acceso serie Lenta Muy barata Util para back up y archivos Tiende a la obsolescencia
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Discos Rigidos -Organización de datos y formato Tracks en anillos concentricos Pausas entre tracks Velocidad angular constante
Tracks divididos en sectores El tamaño minimo de un bloque es un sector Pueden tener mas de un sector por bloque
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Disco rigido
Discos rigidos
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Captor de disco
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Electronica de control del disco
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CD ROM Almacenamiento optico Utilizados originalmente para audio 650 Mbytes daban 70 minutos de audio Policarbonato recubierto de materiales reflectivos como aluminio Datos almacenados como huecos Lectura por reflejos de un laser Velocidad linear constante
CD ROM Gran capacidad Facil de producir en masa Removible Robusto Lento Generalmente de solo lectura
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DVD Digital Video Disk Muy alta capacidad (desde 4,7 hasta 123 Gbytes) Pueden almacenar una pelicula mediante algoritmos de compresion MPEG
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Buses Hay una cantidad posible de sistemas de interconexiones Es un camino de comunicaciones entre dos o mas sistemas o equipos internos Usualmente se comunican por difusion Usualmente no se muestran las lineas de señales de tensión
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Buses DATOS Transmiten datos ( a este nivel no hay diferencias entre datos e instrucciones). Performance dada por el ancho:8, 16, 32, 64 bits
DIRECCIONES Identifican la fuente o el destino de los datos El ancho del bus determina la máxima capacidad de memoria del sistema
CONTROL Proveen informacion de control y temporizacion UNNOBA - ARQUITECTURA DE COMPUTADORAS II
Esquema de interconexion de los buses
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Semantica PCI: Peripheral Component Interfase 133 Mb/s
SCSI: Small Computer System Interfase 40 Mb/s
ISA: Industry Standard Arquitecture 16,7 MHz
IDE: Integrated Drive Electronic 33 Mb/s
USB: Universal Serie Bus 1,5 a 400 Mb/s UNNOBA - ARQUITECTURA DE COMPUTADORAS II
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PCI Interconecta componentes perifericos Desarrollado por INTEL 32 o 64 bits 50 lineas Lineas del sistema
Ejemplo de configuraciones PCI
Incluyen clock y reset
Direcciones y Datos 32 lineas multiplexadas para datos y direcciones Lineas de interrupcion y validacion
Control de la interface Arbitaje UNNOBA - ARQUITECTURA DE COMPUTADORAS II
Arbitraje del bus
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Arbitraje de los buses (a) Arbitraje simple centralizado (b) Arbitraje centralizado con niveles de prioridad (c) Arbitraje descentralizado
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Bus sincronico
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ISA con CACHE
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Bus asincronico
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Buses de alta performance
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Entrada / Salida
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Conecciones de Entrada/Salida Desde el punto de vista de la CPU es similar a la MEMORIA Salida Recibe datos desde la computadora Envia datos a los perifericos
Entrada Recibe datos desde los perifericos Envia datos a la computadora UNNOBA - ARQUITECTURA DE COMPUTADORAS II
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Conecciones de Entrada/Salida Recibe señales de control desde la computadora Envia señales de control a los perifericos e.j. Giro de los discos
Recibe direcciones desde la computadora e.j. Numero de puertos para identificar periféricos
Envian señales de interrupción (control)
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Conecciones a la CPU Lee Instrucciones y datos Escribe los datos de salida (luego de procesarlos) Envía señales de control a otras unidades Recibe (y actúa) interrupciones
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Entrada/Salida
Problemas con las Entradas/Salidas Amplia variedad de perifericos Transfieren diferentes cantidades de datos A diferentes velocidades En diferentes formatos
Todos mas lentos que las CPU y las RAM
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Funciones de los modulos de Entrada/Salida Control y temporizacion Comunicación con la CPU Comunicación con el equipo periferico Almacenamiento de datos Deteccion de errores
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Modulos de Entrada/Salida
Pasos de E/S La CPU verifica el estado de los modulos de los equipos de E/S El modulo de E/S regresa el estado Si esta listo, la CPU requiere la transferencia de datos El modulo de E/S envia los datos desde el equipo El modulo de E/S transfiere estos datos a la CPU
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Interupciones
ADMINISTRACION PROGRAMADA
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ACCESO DIRECTO A MEMORIA (DMA)
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