Patrick Petzold Matrikelnummer: 73958 Informatik Diplom E-Mail: [email protected]

Statische CMOS Schaltungen Professor Dr. Eberhard Zehendner Institut für Informatik, Fakultät für Mathematik und Informatik, FSU Jena Sommersemester 2005 Lastkapazität und Dimensionierung von CMOS Invertern 01.08.05

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Inhaltsverzeichnis 1. Ausgangskapazität….…………………………………………... 2 2. Inverter Design…………………………………………………. 4 2.1. Gleichstromdesign……………………………………………. 4 2.1.1. Symmetrische Inverter……………………………………... 5 2.1.2. Unsymmetrische Inverter allgemein……………………….. 5 2.2. Flüchtiges Design…..………………………………………… 6 2.2.1. High Performance Design………………………………….. 6 2.2.2. Design für Lastkapazitäten…………………………………. 8 3. Dimensionierung……………………………………………….. 9 4. Quellenverzeichnis…………………………………………….. 15

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1. Ausgangskapazität Für die Berechnung der Ausgangskapazität ist notwendig, dass die Vorraussetzung gilt C liegt einem linear zeitunabhängigen Modell zugrunde. Die Berechnung ist aber out

keineswegs genau sondern nur eine Approximation. Die Ausgangskapazität wird während eines Schaltvorgangs untersucht, über die Ladung am Ausgangsknoten und ergibt sich somit aus den Durchschnittswert über den Spannungsbereich während der Schaltvorgänge. Die Ergebnisse die bei dieser Untersuchung herauskommen werden für ein grundlegendes Design und für die Einschätzung der Geschwindigkeit der CMOS - Schaltung

Abb.1: Beiträge der einzelnen Kapazitäten zur Ausgangskapazität Die Abbildung zeigt nur die Kapazitäten die vom Ausgangsknoten gesteuert werden und sich während eines Schaltvorgangs ändern. Die Ausgangskapazität ergibt sich aus der folgenden Formel, sowie ergänzende Formeln zur Bestimmung der Gate-Drain Kapazität, die ebenfalls nur genähert bestimmt wird:

CG = COXWL'

1 CGD ≈ CG 2

Die Formeln gelten jeweils für die beiden Feldeffekttransistortypen, wobei W die Kanalbreite und L die Kanallänge ist.

C Out = [( C GDn + C GDp ) + (C DBn + C DBp )] + [C Line + C FO ] = C int + C L Die einzelnen Kapazitäten der Feldeffekttransistoren ergeben sich aus der Transistorgeometrie. Die durchschnittliche Ausgangskapazität ermittelt man durch eine Näherung der nichtlinearen Terme. 2

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Cline ist die Kapazität, welche zwischen den Verbindungsdrähten entsteht und berechnet sich für eine einfache Geometrie, bestimmt sich diese Kapazität wie folgt:

Cline =

ε ox

X int

Dw

D entspricht der Distanz, w entspricht der Breite und

Xintist die Dicke der Oxidschicht die

zwischen dem Kabel und dem Substrat liegt. Die Formel ignoriert die verfälschten Felder und die Kupplungskapazitäten von benachbarten Leitungen.

C FO = FO* (CGn + CGp ) CFO ist die Fan - Out Kapazität welche die Ausgangskapazität der aktuellen Ebene und die Eingangskapazität der nächsten Ebene ist. Die Fan - Out Kapazität braucht man wenn man eine Kette von CMOS Invertern hat.

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2. Inverter Design Das Design von statischen CMOS Schaltungen ist leicht zu entwerfen. Das Design hat entweder das Ziel die Form der Volt – Transfer – Kurve, kurz VTC, zu beeinflussen oder die Schaltzeiten anzupassen an die geforderten Werte. Dieses beeinflussen kann durch das festlegen der Geräteparameter ß und die durch folgende Formeln bestimmt werden n

W ßn = kn' ⎛⎜ ⎞⎟ ⎝ L ⎠n

ßp

W ß p = k p' ⎛⎜ ⎞⎟ ⎝ L ⎠p

2.1. Gleichstrom Design Allgemein kann man also sagen das die Geräteparameter von dem Verhältnis der Kanalbreite zur Kanallänge mit einen Vorfaktor. Um die Mittelpunktspannung zu bestimmen muss man das Verhältnis von nehmen. Den Wert der Mittelpunktspannung kann man

ßn / ß p

anpassen, wenn man das Verhältnis der Geräteparameter anpasst. Dadurch werden auch die kritischen Eingangsspannungen. Als kritische Eingangsspannungen werden die Eingangsspannungen bezeichnet welche auf der VTC so liegen, sodass die logischen Zustände nicht mehr unterscheidbar sind. Diese Abhängigkeit ist nicht durch einfache geschlossene Ausdrücke zu zeigen. Für das Verhältnis von auf ist durch

ßn / ß p

VI

folgende Formel definiert:

ßn ⎛ VDD − VI − VTp = ⎜⎜ ß p ⎝ VI −VTn

⎞ ⎟ ⎟ ⎠

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Durch die dargestellten Designs können komplexe statische Logikgatter erstellt werden.

Abb.2 Die VTC für einen symmetrischen und für einen unsymmetrischen 4

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Inverter

2.1.1. Symmetrische Inverter Bei einem symmetrischen Inverter liegt die Mittelpunktspannung bei ½ von der Betriebsspannung. Dieses ist nicht der Fall, wenn der p-FET und der n-FET dieselben Abmessungen haben. Da der p-FET dann wesentlich größer wäre, somit muss der n-FET mit Skalierungsfaktoren vergrößert werden, die durch folgendes Verhältnis gegeben sind:

k n'

k p'

≈ 2,5

Für den Inverter ergeben sich somit folgende Gleichungen für die Mittelpunktspannung, von low und von high ausgehend.

1 3 VIL = ⎛⎜VTn + VDD ⎞⎟ 4⎝ 4 ⎠

1 5 VIH = ⎛⎜ VTn − VDD ⎞⎟ 4⎝2 ⎠

Eine Umsetzung von symmetrischen Invertern hat den Vorteil, dass die Schaltzeiten identisch sind. Ein wesentlicher Nachteil dieser Umsetzung ist die Größe der Schaltung, diese wird schon bei wenigen in Kette geschalteten Invertern unverhältnismäßig groß und es findet keine Ausnutzung der quadratischen Chipfläche statt.

2.1.2. Unsymmetrische Inverter allgemein Das Verhalten von unsymmetrischen Invertern ist in folgender Tabelle dargestellt.

⎛ ßn ⎞ ⎜ ß ⎟ p ⎠ ⎝ =1 >1