Aufgabe 1

Aufgabe 1: Mikroelektronische Grundlagen & CMOS-Inverter (25 Punkte)

¨ ¨ ¨ werden! Hinweis: Die Aufgabenpunkte 1.1 bis 1.4 konnen unabhangig voneinander gelost ¨ Bei Multiple-Choice Aufgaben konnen mehrere Antworten richtig sein. Falsche Kreuze fuhren zu Punktabzug! ¨ 1.1 Entwurfsprozess: Kreuzen Sie die wahren Aussagen an! N

¨ Synthese bezeichnet den Ubergang von einer Verhaltens- zu einer Strukturbeschreibung.

N

Beim Top-Down-Entwurf beginnt der Entwurfsprozess mit einer Systemspezifikation.

Auf der Logikebene werden Systemkomponenten uber Bussysteme verknupft. ¨ ¨

N-Kanal Transistoren bilden die Basiskomponenten in der Registertransferebene. 1.2 ASICs: Kreuzen Sie die wahren Aussagen an!

Wegen der geringen Kosten eignen sich Voll-Kundenspezifische ASIC-Entwurfe ¨ besonders fur ¨ geringe Stuckzahlen. ¨ N

¨ Durch den Einsatz von Standardzellen konnen die ASIC-Entwicklungskosten reduziert werden.

N

FPGAs sind (re-)programmierbare Logikbausteine.

¨ ¨

FPGAs ermoglichen eine besonders effiziente Ausnutzung der Chipflache. 1.3 CMOS-Technologie: Kreuzen Sie die wahren Aussagen an!

Statische CMOS-Logik wir mit Hilfe von Bipolartransistoren aufgebaut.

Zur Steigerung der Schaltfrequenzen in digitalen CMOS-Schaltungen wird die ¨ Betriebsspannung gesenkt um dadurch die Warmeentwicklung zu reduzieren. N

Charakteristisches Merkmal der CMOS-Technologie ist die Platzierung von nund p-Kanal Transistoren auf einem Wafer.

N

¨ Durch den Einsatz von komplementaren Schaltungsteilen in der CMOS¨ Technologie wird die durch Querstrome verursachte Verlustleistung reduziert.

Integrierte Digitalschaltungen F11 - Seite 1 von 18

Aufgabe 1

1.4 MOSFET: Kreuzen Sie die wahren Aussagen an! N

¨ Im Kompensationspunkt ist der Drainstrom temperaturunabhangig.

Im Abschnurpunkt befindet sich der MOSFET im Sperrbereich. ¨ ¨

Das Eingangskennlinienfeld verschiebt sich beim Andern der Gate-SourceSpannung UGS auf der x-Achse. N

¨ Die Inversionsschicht ermoglicht einen Ladungsfluss zwischen Source- und Drain-Elektrode.

Integrierte Digitalschaltungen F11 - Seite 2 von 18

Aufgabe 1

CMOS-Inverter Es sind folgende Technologie-Parameter bekannt: Versorgungsspannung UDD = 1,2 V Gateoxid-Dicke tox = 2 nm Rel. Dielektr.-konstante d. Gateoxids εr,ox = 4 Schwellenspannungen Uth,n = |Uth,p | = 0,4 V ¨ Beweglichkeit der Elektronen u. Locher µn = 1400 cm2 /Vs, µp = 500 cm2 /Vs 1.5 Zeichnen Sie das Schaltbild eines CMOS-Inverters und beschriften Sie die Anschlusse ¨ (S, G, D, B, UDD , GND, UE und UA ). UDD

S B D

G

UA

UE D B S

G

GND

¨ 1.6 Bestimmen Sie das Verhaltnis der Weiten (Wp und Wn ) des p- und n-Kanal Transistors fur ¨ einen CMOS-Inverter mit symmetrischem Schaltverhalten. Die minimale Struktur¨ ¨ 100 nm. (Ln = Lp = 100 nm) große betragt Im Umschaltpunkt befinden sich beide Transitoren im Abschnurbereich und es gilt: ¨

UE =

UDD + Uth,p + 1+

q

q

kn kp

· Uth,n

kn kp

Fur ¨ symmterisches Schaltverhalten muss gelten: UE =

UDD 2

⇒

kn = kp

⇒

Wp µn = = 2,8 Wn µp

¨ Abb. ?? aufgebaut. 1.7 Mit Hilfe des Inverters aus Aufgabe 1.6 wird ein Buffer gemaß ¨ C1 am Ausgang des ersten Inverters. Berucksichtigen Berechnen Sie die Kapazitat ¨ Integrierte Digitalschaltungen F11 - Seite 3 von 18

Aufgabe 1

¨ C1 kann mit Hilfe von den Cox,n und Cox,p Sie den Miller-Effekt. Hinweis: Die Kapazitat ¨ Kapazitaten bestimmt werden. As · 4 · 0,1 µm · 0,1 µm 8,85 10−14 Vcm ε0 εr,ox Wn Ln = = 0,177 fF tox 2 nm As · 4 · 0,28 µm · 0,1 µm 8,85 10−14 Vcm ε0 εr,ox Wp Lp = = = 0,4956 fF tox 2 nm 5 (Cox,n + Cox,p ) = 1,6815 fF = 2

Cox,n = Cox,p C1

¨ ¨ CL ? Beruck1.8 Wie groß ist die Verzogerungszeit tp beim Treiben der Lastkapazitat ¨ ¨ Caus des zweiten Inverters im Buffer. sichtigen Sie ebenfalls die Ausgangskapazitat Hinweis: Benutzen Sie das einfache RC-Modell. ⇒

kn = kp

Rn = Rp = R

⇒

τn = τp

⇒

tp = 0,693 · R · C

cm2

As · 4 0,1 µm 1400 Vs · 8,85 10−14 Vcm µn ε0 εr,ox Wn mA · = · = 2,478 2 tox Ln 2 nm 0,1 µm V 1 1 = = 504,44 Ω R = mA kn (UDD − Uth ) 2,478 V2 (1,2 V − 0,4 V) tp = 0,693 · R · C1 + 0,693 · R · (Cox,n + Cox,p + CL ) = 0,693 · 504,44 Ω · (1,6815 fF + 0,177 fF + 0,4956 fF + 16,14 fF) = 6,47 ps

kn =

¨ 1.9 Im folgenden wird der zweite Inverter im Buffer mit dem Ziel einer minimalen Verzogerungszeit dimensioniert. Die Skalierung mit dem Faktor α wird unter Einhaltung des symmetrischen Schaltverhaltens durchgefuhrt. ¨ ¨ C1 als Funktion von α und der Kapazitat ¨ a) Geben Sie die Formel fur ¨ die Kapazitat Cox,n des ersten Inverters an! Cox,p = 2,8 · Cox,n C1

3 3 = Cox,n + Cox,p + · α (Cox,n + Cox,p ) = 3,8 · Cox,n 1 + · α 2 2

!

¨ Caus als Funktion von α b) Geben Sie die Formel fur ¨ die gesamte Ausgangskapazitat ¨ Cox,n des ersten Inverters und der Lastkapazitat ¨ CL an! und der Kapazitat Caus = α · (Cox,n + Cox,p ) + CL = 3,8 · α · Cox,n + CL

Integrierte Digitalschaltungen F11 - Seite 4 von 18

Aufgabe 1

¨ c) Geben Sie die Formel fur tp als Funktion von α, Cox,n , CL und ¨ die Verzogerungszeit dem Widerstand R = Rn = Rp des ersten Inverters an und bestimmen Sie den ¨ Skalierungsfaktor α mit dem die Verzogerungszeit minimal wird! Hinweis: Extremwertproblem! !

3 R tp = 0,693 · R · 3,8 · Cox,n 1 + α + 0,693 · · (3,8 · α · Cox,n + CL ) 2 α 3 R ∂tp ! = 0,693 · R · 3,8 · Cox,n · − 0,693 · 2 · CL = 0 ∂α 2 α v u u CL ⇒ α=t =4 3,8 · Cox,n · 32 ¨ ¨ d) Berechnen Sie den relativen Flachenaufwand und die relative Verzogerungszeit im Vergleich zu dem minimal dimensionierten Buffer!

A1 A2 A2 − A1 A1 tp1 tp2 tp1 − tp2 tp1

= 2 · (Wn · Ln + Wp · Lp ) = 2 · 3,8 · Wn · Ln = (1 + 4) · 3,8 · Wn · Ln 3 = 150 % = 2 = 6,47 ps (Aufgabe 1.8) = 3,3 ps (α = 4 in tp Formel aus Aufgabe 1.9c einsetzen) = 0,49 = 49 %

Integrierte Digitalschaltungen F11 - Seite 5 von 18

Aufgabe 2

Aufgabe 2: CMOS-Logik (25 Punkte)

2.1 Teil 1 Passtransistorlogik XOR a) Passtransistorlogik (CPL = Complementary Pass Transistor Logic). Es werden nKanal MOSFETs verwendet. b) Siehe Abbildung:

010

T1

A

T5

K1

110

011

T4

T8

K2

T2

A

Q0

T7

T3

Q1

T6

100

101

001

B

B

011

100

C

C

110 001

A B C Q0 Q1 0

0

0

0

1

0

0

1

1

0

0

1

0

1

0

0

1

1

0

1

1

0

0

1

0

1

0

1

0

1

1

1

0

0

1

1

1

1

1

0

¨ Abb. 2.1: Losung b), c), d)

T6

T3

c) siehe Abb. 2.1

K2

d) siehe Abb. 2.1

K1

e)

T4

Q1 T7

C + ABC Q0 = T2A B C + A B C + A BK Q1 = A B C + A B C + A B C3+ A B C

T5

VDD

Q0 Q2 Q3

f) Siehe Abbildung 2.2

Q4

g) tLH = 2,2 · [CK1 · Rn1 + CQ0 · (Rn1 + Rn5 )]

Q5

2.2 Teil 2 CMOS XOR mit Anwendung als Frequenzverdoppler

Q6

a) Die NAND-Gatter stellen in der gegebenen Verschaltung eine XOR-Funktion dar.

Q7

Integrierte Digitalschaltungen F11 - Seite 6 von 18

A0 A0 00

A1 01

A1

A2 10

A2

Aufgabe 2

Rn1

Rn5

Ck1

Cq0

Abb. 2.2: Baumdiagramm fur ¨ Zustandswechsel von (A B C)= (0 0 0) auf (0 1 0)

¨ b) Die Gesamtschaltung stellt ein XOR-Gatter mit drei Eingangen dar (vgl. Aufgabe 2.1). c) Siehe Abbildung 2.3

T6

T3 K1

K2 T4

T2

Q1 T7

K3

Q2 Q3

T5

VDD

Q0

Q4 Q5 Q6

Abb. 2.3: NAND Gatter in CMOS-Realisierung Q7

A0 A0 A1 A1 A2 A2 0 0 0 1 1 0 d) Es werden fur ¨ ein NAND-Gatter in CMOS-Schaltungstechnik vier Transistoren

¨ benotigt. ¨ Fur ¨ die Gesamtschaltung werden 8x4=32 Transistoren benotigt. e) In Passtransistorlogik ist eine Realisierung der Gesamtschaltung mit nur 8 Transis¨ ¨ toren moglich (siehe Aufgabe 2.1). Ein großer Vorteil ist also der geringe Flachenbedarf bei der Realisierung von XOR-Gattern.

T6

Integrierte Digitalschaltungen F11 - Seite 7 von 18

T3

K2

Q0 Q1

Aufgabe 2

f) Siehe Abbildung 2.4

C A B Q 0

10

20

30

40 t/ns

¨ ¨ Abb. 2.4: Signalverlaufe (Losung)

¨ g) Pulsgenerator mit einstellbarer Pulslange durch Wahl der Zeitkonstanten des RCGliedes. Es wird eine Verdopplung der Frequenz des Eingangssignals erreicht, da¨ her wird diese Schaltung haufig zur Frequenzverdopplung bis zu einigen 100 MHz eingesetzt.

T6

T3 K1

K2 T4

T2

Q1 T7

K3

Q2 Q3

T5

VDD

Q0

Q4 Q5 Q6 Q7

A0 A0 00

A1 01

A1

A2 10

A2

Integrierte Digitalschaltungen F11 - Seite 8 von 18

Aufgabe 3 Q

D CL

CL

Aufgabe 3: Schaltwerke und Speicher (25 Punkte) GND

GND

¨ 3.1 a) Pipelining: hoher Durchsatz, Speicherelement. b) Latches sind zustandsgesteuert, aber FFs sind flankengesteuert nach die Takt signal c) Siehe Abb. 3.1 VDD

D

Q CL

GND

CL

GND

Abb. 3.1: Clocked CMOS Flip-Flop ¨ d) Transparenz: direkte Verbindung zwischen D & Q bei einer Uberlappung von φ und φ. e) Siehe Abb. 3.2 f) fout =

fin 4

g) fin (max) =

1 tsu +tc−q

= 2 GHz

h) P = 2x0,02 nW + 1,9 nWx50 + 1,9 nWx25 = 142,54 nW 3.2 a) Siehe Abb. 3.3 b)

•Langsames Lesen und Schreiben auf grund die Vorladungszeit durch den Le¨ severstarker. ¨ •Refresh ist notig, um die Speicherinhalt zu bewahren. Integrierte Digitalschaltungen F11 - Seite 9 von 18

i

Aufgabe 3

0

1ns

2ns

3ns

4ns

US CS

Clkin

Qi

Abb. 3.2: Zeit Diagram des Signalverlauf

Wortleitung

US CS Bitleitung

Abb. 3.3: DRAM Zelle

c) I = Q/∆t ⇒ Q = ∆t · I Q = CS · ∆U; ∆U = Q/CS = dt·I = 0,32 V CS U2 = U1 − ∆U = 2,68 V   Pleakage = Iavg xUavg = 8 pA · 2,68+3 = 22,7 pW 2 Eleakage = P x ∆t = 0,227 pJ = 227 fJ d) (Cltg + CS ) · V = Cltg · 0,4 · VDD + CS · VDD 3CS · V = 1,8 · CS · VDD V = 0,6 · VDD = 1,8 V ¨ e) Die Zahler bits = # Adresse bits = 8 Wortlinie = 28 = 256 ¨ Speichergroße = 256 x 1 byte = 256 byte = 2 Kbit f) Tmin = 20 ns fmax = 1/Tmin = 50 MHz

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Aufgabe 3

g) tR = 256 x 20 ns = 5,12 µs ms = 7,8 µsec h) Trefresh = 2256 frefresh = 128,2 kHz

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Aufgabe 4

Aufgabe 4: VHDL und Hochintegration (25 Punkte)

4.1 a) Die Wahrheitstabelle in Abb. 4.1 beschreibt das Verhalten des Halbaddierers. Geben Sie die Formeln fur ¨ den Summenausgang (S) und den Carryausgang (Co) als ¨ Funktionen von den Eingangen A und B an. B 0 0 1 1

A 0 1 0 1

S 0 1 1 0

Co 0 0 0 1

Abb. 4.1: Wahrheitstabelle fur ¨ den Halbaddierer. S=A⊕B Co = A · B ¨ b) Vervollstandigen Sie den VHDL-Code fur ¨ die entity Halbaddierer indem Sie die Ports der Komponente definieren. Entity Halbaddierer is port( A, B : in std_logic; S, Co : out std_logic ); end Halbaddierer; ¨ ¨ des Halbc) Vervollstandigen Sie folgenden VHDL-Code indem Sie die Funktionalitat addierers als Datenflußbeschreibung einfugen. ¨ architecture dataflow of Halbaddierer is begin S int1 ); FA1: Volladdierer PORT MAP( A => A(1), B => B(1), Ci => int1, S => S(1), Co => int2 ); FA2: Volladdierer PORT MAP( A => A(2), B => B(2), Ci => int2, S => S(2), Co => Co ); END structural;

4.2 Der Ausgang des Carry-Ripple-Addierers soll in einer 7-segment Anzeige als einstellige Hexadezimalzahl dargestellt werden. Dafur ¨ wird ein Kodierer fur ¨ 4-Bit zu 7¨ Segment Anzeige benotigt. ¨ a) Vervollstandigen Sie in Abb. 4.4 den VHDL-Code der entity Coder indem Sie die Ports der Komponente definieren.

Entity Coder is port( D : in std_logic_vector(3 downto 0); SEG : out std_logic_vector(6 downto 0) ); end Coder; ¨ b) Vervollstandigen Sie die Wahrheitstabelle des Coders in Abb. 4.5!

Integrierte Digitalschaltungen F11 - Seite 15 von 18

Aufgabe 4

Abb. 4.4: 7-segment Anzeige Coder.

D(3) 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

D(2) 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

D(1) 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

D(0) 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

SEG(6) to SEG(0)) 6 5 4 3 2 1 0 1 1 1 1 1 0 0 0 0 1 1 1 0 1 1 0 1 1 0 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 0 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 0 0 1 1 1 0 0 0

0 1 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1

Abb. 4.5: Wahrheitstabelle fur ¨ den 7-segment Anzeige Coder. ¨ c) Vervollstandigen Sie die Karnaugh-Graphen in Abb 4.6 zur Ansteuerung des Segment SEG(4)! SEG(4) = D(0) · D(1) + D(0) · D(2) + D(1) · D(3) + D(2) · D(3) SEG(4) = D(0) · (D(1) + D(2)) + (D(1) + D(2)) · D(3)

Integrierte Digitalschaltungen F11 - Seite 16 von 18

Aufgabe 4

Abb. 4.6: Karnaugh-Graphen fur ¨ das Segment SEG(4).

d) Zeichnen Sie die Logikschaltung zur Steuerung des Segments SEG(4) unter Verwendung der folgenden Gatter (AND, OR, INV)! (s. Abb. 4.7)

Abb. 4.7: Logikschaltung fur ¨ das Segment SEG(4). ¨ e) Vervollstandigen sie die architecture im folgenden VHDL-Code indem Sie die Funk¨ der Komponente Coder als Verhaltensbeschreibung einfugen! tionalitat ¨ architecture behavioral of Coder is begin Integrierte Digitalschaltungen F11 - Seite 17 von 18

Aufgabe 4

process(D) begin case D is when "0000" when "0001" when "0010" when "0011" when "0100" when "0101" when "0110" when "0111" when "1000" when "1001" when "1010" when "1011" when "1100" when "1101" when "1110" when "1111" when others end case; end process; end behavioral;

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SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG SEG